Question

Verilog 小问题

上升沿有效和高电平有效为什么都用posedge啊 本人是初学者 不知道问的问题对不对 请大师指点一下 在下不胜感激
高电平期间信号做出改变的话上升沿有效还管用吗

Answer 1

高电平触发不是posedge也不是@（sig），@（sig）是电平变化触发，就是电平一有变化就触发

Answer 2

高电平有效根本不用posedge，这个你搞错了。
应该就是电平触发always@（sig）或者assign a = sig ？1：0。

Answer 3

从高电平的一开始就要有效，所以还是上升沿