Question

Verilog中parameter和define的区别

Answer 1

1、语法
声明：
parameter xx = yy;
`define XX YY

使用：
xx
`XX

2、作用域
parameter 作用于声明的那个文件；`define 从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。

如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：
`ifndef xx
`define xx yy // or parameter xx = yy;
`endif

`define也可以写在编译器最先编译的文件顶部。通常编译器都可以定义编译顺序，或者从最底层模块开始编译。因此写在最底层就可以了。

3、作用
parameter可以用作例化时的参数传递。具体方法参见《Verilog例化时的参数传递》一文

在使用状态机时候区别挺大的
状态机的定义可以用parameter 定义，但是不推荐使用`define 宏定义的方
式，因为'define 宏定义在编译时自动替换整个设计中所定义的宏，而
parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机
混淆。例如一个工程里面有两个module 各包含一个FSM，如果设计时都有
IDLE 这一名称的状态，如果使用'define 宏定义就会混淆起来，如果使用
parameter 则不会造成任何不良影响

’define
一旦‘define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的’define指令，定义的常量可以被其他文件中被调用。直到遇到
‘undef
parameter
只在定义的文件中有效，在其它文件

Answer 2

｀define 是宏定义，全局作用的，而且不受语意限制。你甚至可以定义半截的字符串出来。但是使用的时候才会做展开。

举例而言，如果你定义一个宽度信息为：

｀define RANGE 2:3

然后在使用的时候｀include这个文件，RANGE就可以解析了。
wire [`RANGE] bus;

parameter是模块内常量定义，仅限于常量。一般的工具对于parameter的支持力度更好，毕竟是语意可以识别的。而｀define的支持仅仅限于parse阶段，不会流入到elaboration阶段。但是如果把｀｀define的使用场景都改为parameter会造成不必要的变量的引入。

目前一般使用｀define的地方一般是全局化的configuration阶段。比如说对整个IP的配置信息，一个IP应该满足不同的SOC的需求提供不同的配置。