Question

VHDL语言的学习注意问题

Answer 1

学习VHDL语言应注意的几个问题
(1)了解VHDL语言模拟器是如何模拟代码的过程有助于弄清一些VHDL语句的语义，而对语义有一个清楚地理解可使你能够精练准确地进行VHDL代码编写。目前常用的VHDL模拟软件有ActiveHDL和Modelsim。
(2)VHDL语言的有些构造，较多的是专用于模拟和验证而不是综合，综合软件也许会忽略掉这样的构造和规则。VHDL是基于模拟的语言，它所提供的行为描述的一切方便手段实际上都是为建立模拟模型的。
(3)用于模拟的模型和用于综合的模型有差别。
(4)为综合而写的代码可以进行模拟，但不是所有为模拟而写的代码可以用来综合。
(5)应大致了解综合软件的工作原理。目前常用的综合软件有Synplicity公司的Synplify和SynplifyPro软件，Synopsys公司的FPGAExpress软件，Mentor公司的LeonardoSpectrum软件，Xilinx公司的XST(XilinxSynthesisTechnology)软件。
(6)将VHDL和CPLD、FPGA的学习结合起来。
(7)应基本熟悉CPLD、FPGA器件的逻辑资源。