跪问用VHDL编写的程序编译通过后怎么生成.bdf格式的原理图 EDA设计有很多模块 如何将各模块整合起来 仿出 20
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quartus II里的file目录下creat/update，然后 creat symbol files for current file可以生成模块，然后新建一个bdf文件，双击空白处，会跳出对话框，加入你要的模块即可。
EDA设计有很多模块 如何将各模块整合起来 仿出？这个问题应该是你的程序只有子模块，没有顶层模块，写一个顶层模块，就可以整合起来仿真了....
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新建一个工程，把前面编译好的工程文件添加到这个工程中来，再把添加过来的文件生成一个模块；在新建工程中新建bdf文件，然后在这个原理图中就可以调出你在前面添加过来的那个模块了。
依此法你可以添加其他的自己编写的模块，还可以在原理图中添加系统自带的模块，再按要求连接成电路图的形式就行了。
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VHDL语言的程序 可以用quartus 里的 creat/update 封装成模块（保存位置注意） 然后 见一个bdf 工程文件
INSERT 加入（project） 封装后的模块
INSERT 加入（project） 封装后的模块
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