系统时钟为50MHz，用Verilog代码怎样将其分频至1/100s?
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module S20 (clk,rst,clk_out);
input clk,rst;
output clk_out;
reg clk_out;
reg [4:0] count1;
always@( posedge clk or negedge rst)
if ( !rst )
begin
count1 <= 0;
clk_out<= 0;
end
else
begin
if (count1 < 20)
begin
count1 <= count1+1;
if (count1>=10)
clk_out <=1;
else
clk_out <=0;
end
else
count1 <=0;
end
endmodule
clk_out为输出引脚，rst复位，clk为输入，进行20次计数实现分频，占空比1：1
input clk,rst;
output clk_out;
reg clk_out;
reg [4:0] count1;
always@( posedge clk or negedge rst)
if ( !rst )
begin
count1 <= 0;
clk_out<= 0;
end
else
begin
if (count1 < 20)
begin
count1 <= count1+1;
if (count1>=10)
clk_out <=1;
else
clk_out <=0;
end
else
count1 <=0;
end
endmodule
clk_out为输出引脚，rst复位，clk为输入，进行20次计数实现分频，占空比1：1
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