求一个用verilog写的检测帧头帧尾的代码，假设帧头为7E，串口通信，求大神指点啊
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一般如果用data做为检测数据，那就要保证作为帧头/尾的数据要具有特殊性，不然程序怎么能区分是帧头的7E还是帧间有效数据的7E呢，而且一般的都不会只有一个值做判断的，可以用连续的4个或者更多。你可以参照一下bt656的编码格式
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数据的发送可以加零处理，我只管检测就行了，新手，毕业设计第一次接触verilog
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大佬弄出来了吗？我也遇到这个问题，求帮一手
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硬件做好了吗
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硬件是开发板，设置也没有问题，就剩程序了，我想用寄存器存数组数据来比较帧头，不晓得怎么用代码来比较数组和帧头
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那我写吧
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