FPGA的任意普通I/O口都可以作为PLL的输入引脚吗？ 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 fpga pll 搜索资料 1个回答 #热议# 在购买新能源车时，要注意哪些？ hahaa_a 2015-06-28 · 超过10用户采纳过TA的回答 知道答主 回答量：16 采纳率：0% 帮助的人：19.2万 我也去答题访问个人页 关注 展开全部 不是所有的普通io都可以作为Pll的输入引脚。 本回答由提问者推荐 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 其他类似问题 2015-07-01 FPGA的专用时钟输入引脚可以作普通I/O口用么？ 2017-09-23 FPGA的任何一个IO引脚是不是可以作为时钟输入口啊？ 1 2015-06-29 如果FPGA中带两个PLL，CLK输入引脚有7个，这两个PLL的输入端口都可以接7个CLK输入引脚的任意一个吗？ 2015-05-19 FPGA是不是任意两个引脚都可以对外通讯 3 2017-09-15 FPGA 中晶振频率经 pll 倍频之后，可以用普通管脚输出吗？ 1 2011-10-24 fpga 外部IO口可以作为外部时钟的输入吗？？？ 2 2017-12-15 ALTERA FPGA EP4CE22E22C8 时钟输入引脚clk可以作为普通输入引脚吗？ 16 2017-11-20 fpga的io口可以同时设置成 输入输出吗 5 更多类似问题 > 为你推荐：
