verilog中always语句内的各语句是否是顺序执行
always@(posedgeclk)begin语句1；语句2；end其中语句1和语句2是否是顺序执行？因为我在语句2中要用到语句1的结果。谢谢...
always @(posedge clk) begin
语句1；
语句2；
end
其中语句1和语句2是否是顺序执行？因为我在语句2中要用到语句1的结果。谢谢 展开
语句1；
语句2；
end
其中语句1和语句2是否是顺序执行？因为我在语句2中要用到语句1的结果。谢谢 展开
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yes
always @(posedge clk) begin
vara <= 1 + 4;
varb <= vara + 3; // = 8
end
always里面要用 <= 而不是 =
always @(posedge clk) begin
vara <= 1 + 4;
varb <= vara + 3; // = 8
end
always里面要用 <= 而不是 =
追问
其实并不是顺序执行。。。问过老师了，是并行。。
追答
有可能，你自己试试不就好了
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