Question

Error (10170): Verilog HDL syntax error at .v(1) near text "201612061"; expecting an identifier

module 201612061(clk,reset,clkout)
input clk;
input reset;
output clkout;
reg[1:0] count;
reg div1;
reg div2;
always @(posedge clk)
begin
if(reset)
count<=2'b00;
else
case(count)
2'b00:count<=2'b01;
2'b01:count<=2'b01;
2'b10:count<=2'b00;
default :count<=2'b00;
endcase
end
always @(posedge reset or posedge clk )
begin
if(reset )
div1<=1'b1;
else if(count ==2'b00)
div1<=~div1;
end
always@(posedge reset or negedge clk)
begin
if (reset)
div2<=1'b1;
else if (count==2'b10)
div2<=~div2;
end
assign clkout=div1^div2;
endmodule

Answer 1

问题出在：module 201612061(clk,reset,clkout)

原因：模块命名不能数字开头。

命名规则：
1、 模块名只能是字母（A-Z，a-z）和数字（0-9）或者下划线（_）组成。
2、 模块名必须是字母或者下划线开头，不能数字开头。
3、 不能使用verilog关键字来命名，以免冲突。
4、 模块名区分大小写。

可以改为：module clk_div_1206 (clk,reset,clkout)