如何在FPGA设计环境中加时序约束 SDC 我来答 1个回答 #热议# 为什么有人显老,有人显年轻? jv...5@sohu.com 2017-02-19 · TA获得超过307个赞 知道小有建树答主 回答量:298 采纳率:60% 帮助的人:47.4万 我也去答题访问个人页 关注 展开全部 一些简单的CLK时钟约束,直接用GUI,限制多CLK周期的一般都是直接在SDC里面敲了,GUI搞点简单的约束,还是可以。 本回答由提问者推荐 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 广告您可能关注的内容fpga云服务器——看完你就明白了fpga云服务器不拘一格的元宇宙城市,去中心化的fpga云服务器,轻松开启你的元宇宙生涯——人人都可加入的fpga云服务器,无需下载安装www.gzbluedata.com广告fpga云服务器——看下你就明白了虚拟与现实的结合,fpga云服务器,一个去中心化的平行世界,立即拥有你的数字分身无需下载fpga云服务器,快速开启元宇宙生涯www.gzbluedata.com广告 其他类似问题 2013-10-27 FPGA时序约束的几种方法(待续) 7 更多类似问题 > 为你推荐: