Verilog中如何调用子程序
1个回答
展开全部
例化。
比如：模块1
module A（
input a,
input b,
output c）；
assign c = a &b；
endmodule
模块2调用模块1：
module（
input d，
input e，
output f
）；
wire c1;
A A_inst(
.a(d),
.b(e),
.c(c1)
);
assign f = c1 + 'b1;
endmodule
比如：模块1
module A（
input a,
input b,
output c）；
assign c = a &b；
endmodule
模块2调用模块1：
module（
input d，
input e，
output f
）；
wire c1;
A A_inst(
.a(d),
.b(e),
.c(c1)
);
assign f = c1 + 'b1;
endmodule
本回答被网友采纳
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
|
广告 您可能关注的内容 |
