Question

在verilog中四输入引脚的与门在仿真时提示无信号源是为什么?

Answer 1

开始仿真前，必须为所有输入端指定激励信号，仿真器才能利用这些输入信号产生目标器件的输出。以我用的 Quartus II 9.0 为例，首先建立矢量波形文件，在新建文件里面有个Vector Waveform File文件，扩展名是 vfw，建立之后在波形编辑器中加入输入输出节点，在波形编辑器左侧节点名称列表区，点击右键，菜单项选择 Insert Node or Bus……，在弹出的对话框中点击Node Finder，出现Node Finder界面，在Filter列表选择Pins:all，点击List按钮，这时左侧Node Found栏列出了设计中所有的节点，把所有你想看的结点都加入到右侧的Selected Node中即可，作为输入的节点必须都加进来才行

Answer 2

如果是仿真的话，所有的信号输入（即所谓的激励）都需要自己在testbench中通过写代码的方式去产生。比如clock，如果你需要产生一个clock，首先你需要设定clock的初始值，然后让它每一段时间之后进行翻转：
clock <= '0';
clock <= not clock after 10 ns;
又比如reset：
reset <= '0';
wait for 10ms;
reset <= '1';
wait;
再比如你的四输入的与门，你需要自己写输入：
input1 <= '1';
input2 <= '1';
input3 <= '0';
input4 <= '1';
上面只是举个例子。更详细的说，你需要将这些输入写入testbench，写入initial模块(verilog)，或者process(vhdl)中