Question

Verilog中=>和=有什么区别

Verilog中=>和=有什么区别

Answer 1

=>确实是没有的。
我想你说的应该是"<= " 它的意思是非阻塞赋值，它跟"="的作用同样都是赋值，但=是阻塞赋值。
所谓阻塞赋值"="和非阻塞赋值"<="的的区别在于
"="是直接赋值。常见于组合逻辑
当C=B;
B=A;
这种情况下，在一个时钟周期里，B和C可以同时等于A；
而<=是非阻塞赋值。常见于时序逻辑，也就是与CLK有关的always块里
当C<=B;
B<=A;
此时C得到A的值需要两个时钟周期来完成，
也就是第一个时钟周期A的值赋给B，第二个周期B赋给C

Answer 2

"=>"是没有的。
只有“<=”,表示非阻塞，给沿触发的寄存器赋值；
"="是阻塞赋值，给电平触发的信号赋值。

Answer 3

阻塞式（blocking）的操作符为 “ = ”
非阻塞式（non-blocking）的操作符为 “ <= ”

Answer 4

<=
阻塞与非阻塞赋值的区别，很多资料上介绍的比较清楚，你可以搜搜看看