Question

VHDL语言编程的错误谁给解决一下啊？谢啦

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity tvs is port
(a,b,c,d,e:in std_logic_vector;
f:out std_logic_vector);
end tvs;
architecture tvs_arch of tvs is
begin
process(a,b,c,d)
begin
if
(e=1,a+b+c+d=2 or a+b+c+d=3) then f<=1;
end if;
if
(e=1,a+b+c+d=0 or a+b+c+d=4) then f<=0;
end if;
if
(e=0,a+b+c+d=3) then f<=1;
end if;
if
(e=0,a+b+c+d/=3) then f<=0;
end if;
e<=f;
end process;
end tvs_arch;

Error (10514): VHDL aggregate error at tvs.vhd(13): can't determine type of aggregate -- found 0 possible types

Error: Quartus II Analysis & Synthesis was unsuccessful. 1 error, 0 warnings

Answer 1

std_logic_vector是要定义长度的。
if
(e=1,a+b+c+d=2 or a+b+c+d=3) then f<=1;
end if
这边的判断和赋值也要注意长度。后续代码相同修改。

追问

怎么定义长度啊？
(a,b,c,d,e:in std_logic_vector(3 downto 0)
这样么？

追答

嗯，是的

追问

改完 还是出现这个错误
(e=1,a+b+c+d=10 or a+b+c+d=11) then f<=1;
end if;
if
(e=1,a+b+c+d=0 or a+b+c+d=100) then f<=0;
end if;
if
(e=0,a+b+c+d=11) then f<=1;
end if;
if
(e=0,a+b+c+d/=11) then f<=0;
end if;

追答

if((e="0001") or (a+b+c+d="0000") or (a+b+c+d="0100")) then f<="0000";
-- 第一个逗号有误吧？被我改成了or，根据你的要求修改。
--那些数值是十进制还是要对应的二进制的？二进制要加" "，才满足std_logic_vector类型
--后面的 f 赋值最好也是根据长度来赋值
--程序其他地方作相应修改啊