Question

如何用verilog编写一个占空比不一样的时钟信号

就是想要一个时钟信号，这个时钟信号的脉冲占周期的比例不再是50%

Answer 1

其实最直接的方式就是用计数器来控制0与1的比例
可以给你举例
比如：你的占空比是1:2
那么
always@(posedge clk or negedeg rstn)
if(~rstn)
cnt<=0;
else if(cnt==2)
else
cnt<=cnt+1;

always@(posedege clk or negedge rstn)
if(!rstn)
clk_out<=0;
else if (cnt==0)
clk_out<=1;
else if(cnt>=1&&cnt<=2)]
clk_out<=0;
else ;

意思就是说cnt==0时候clk_out=1，高电平
cnt==1和cnt==2的时候clk_out=0，低电平
这样就成功实现了1:2的占空比
其中ckl是原始的时钟。而clk_out是输出的时钟

我想seagull5414就是想表达这样的意思
至于网友larzhang的逻辑，也可以实现同样的功能，只不过逻辑性更强一些。一眼看明白比较难，但是可以画出时序图来看他的clk_out=clk&clk_d是怎么样的波形，可以得到同样的不同占空比的时钟信号。
如果还有问题可以补充。 乐意为你解答。

Answer 2

计数器，来控制0和1的比例

Answer 3

reg clk;
initial clk=0;
always #5 clk=~clk;

reg clk_d;
always @ (clk) #2 clk_d = clk;

wire clk_out = clk & clk_d;