Question

您好，请教个问题：在vhdl转成原理图的时候就会报错“说：quartusii不支持这个端口输入的类型”

vhdl编写的程序编译过程没有问题，的确我定义的这个输入端口类型不是vhdl标准类型，但同时我在一个程序包中用TYPE声明了这种数组类型，实体声明之前，用USE子句也声明自己的程序包。但是在生成图形文件的时候就会报错，导致我的顶层模块也出现了逻辑的错误。不知道该怎么办了，帮帮忙吧。谢谢

Answer 1

自己声明的类型，在硬件中要能够实现才行，否则无法综合。
你将自己声明的类型发上来，看是否可以被综合（用硬件实现）。

追问

我给您发私信吧 太感谢您了

追答

我认为是这样一个问题：VHDL的仿真器支持多维数组的仿真，但是VHDL综合器只支持一维数组的综合。有可能是你声明的类型，VHDL认为最终是一个二维数组，所以拒绝综合。