Question

Verilog hdl 设计一个N进制的减计数器,同步计数,异步清零,置数,有借位

急求，有加分
Verilog hdl 设计一个30进制的减计数器,同步计数,异步清零,置数,有借位

Answer 1

如何构成任意进制计数器的方法我就不说了。你问异步清零和同步置数有个不同，首先要明白异步和同步的概念，异步是指不用和时钟信号同步，当一产生清零信号或置数信号不用等下一个时钟信号到来就能对芯片进行清零和置数，同步是指需要和时钟信号同步，当一产生清零和置数信号时必须等下一个时钟信号到来时才能将芯片清零或置数。如果需要问其他的可随时回复我。\r\n希望我的回答能帮助到你。

追问

能给出具体的Verilog hdl语句么。