Question

求助关于Verilog-A中的parameter用法

最近在使用Verilog-A，关于Parameter的用法遇到了一些小问题，希望有大神告知~
定义一个parameter的时候，可以加一个范围，比如 parameter via_name (-inf,0]
这个范围的作用是什么呢？师兄说是用来限制parameter的值，可是parameter定义的参量难道不是一个常数吗？在之后的语句里难道还可以修改么？
求告知~跪谢了！！

Answer 1

(-inf,0]的意思是在之后的设计中via_name的值只能在负无穷到0之间，这样就相当于限定了via_name的取值范围。parameter一旦定下来在仿真过程中是不能改变的，但是可以在编译的时候改变。
Parameters represent constants, hence it is illegal to modify their value at runtime. However, parameters can be modified at compilation time to have values that are different from those specified in the declaration assignment. This allows customization of module instances. A parameter can be modified with the defparam statement, or in the module instance statement.