Question

哪位高手能帮忙用Verilog语言编写一个通用分频器的程序，要求是能实现偶数，奇数，半整数分频，不胜感激！

Answer 1

偶数分频很简单，D触发器输出端反相反馈到数据端就行
奇数分频 可以同时对上升沿和下降沿响应
半整数分频，我不太清楚
http://longer.spaces.eepw.com.cn/articles/article/item/60588 这里可以参考
供LZ参考

Answer 2

以下是分频器 自己改下
module int_div(clk,div_out);

input clk;
output reg div_out;

reg [31:0] clk_div;

parameter CLK_FREQ = 'D50_000_000;//系统时钟
parameter DCLK_FREQ = 'D10; //输出频率10Hz

always @(posedge clk)
begin
if(clk_div<(CLK_FREQ/DCLK_FREQ))
clk_div <= clk_div + 1;
else
begin
clk_div <= 0;
div_out <= ~div_out;
end
end

endmodule

Answer 3

可以用状态机的思想来实现

Answer 4

不会，帮顶