Question

Verilog 一个模块需要3个时钟切换工作，怎么实现？

input clk1,clk2,clk3;
input clk1_flag,clk2_flag,clk3_flag;
output clk_out;

clk1_flag=1 代表选择 clk1 依此类推

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Answer 1

assign clk_out = clk1_flag ? clk1 :(clk2_flag? clk2 : (clk3_flag ? clk3 : clk_out));

Answer 2

我觉得要用rst信号在切换的时候禁止模块功能，fpga的话要用专用的时钟走线和时钟buffer资源

Answer 3

一个3选1不就可以了

追问

帮忙代码实现

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assign clk=sel1?clk1:(sel2?clk2:clk3);

追问

这种想法 我也想到了 想看看谁有其他方法

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其他想法综合不了，不过如果只想仿真倒没关系

追问

是能综合的 不是仿真用的。 类似“多路数据选择器”结构的程序设计不知道怎么实现

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用fpga内部的时钟器件，楼上的是门控时钟，实际中严禁使用

追问

不是太明白，请详细点

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这个题目本身就有问题，三个什么样的时钟，频率多少，是否同源，不同的限定条件处理方法都不一样，用个三选一的开关当然可以，但是实际应用中肯定不会这样用的，时钟的处理不管是在asic或者fpga内部都是有专门的时钟器件和走线资源来处理，来保证可靠性和时序。

一般逻辑设计是不会切换时钟的。切换时钟用于低功耗设计较多，这个牵扯的东西就多了。前后端都会涉及。

追问

50M 35M 25M 三个时钟的切换 控制模块的时钟频率 继而控制外部器件的工作频率。