Question

verilog always敏感列表和if条件语句

请问
always@(posedge clk)
begin
if(clk_div) freq<=pre_freq;
end
和
always@(posedge clk_div)
begin
freq<=pre_freq;
end
这两个程序在什么时候须要区分？

• 你的回答被采纳后将获得：
• 系统奖励15（财富值+成长值）+难题奖励30（财富值+成长值）

若以下回答无法解决问题，邀请你更新回答

Answer 1

看你在使用freq时候用的是什么时钟，还有要确认两个信号都是时钟信号，不是时钟信号的最好不要用来做边沿触发条件