Question

altera FPGA如何实现如下功能

视屏流源源不断流入FPGA中，每一行的每个像素都要与上一行对应位置及前后共三个像素点的像素值进行比较，大于取1，小于取0，然后加权值后作为该点的值。xilinx的FPGA是由一个叫acceldsp的，能将MATLAB算法转成硬件语言，但是Altera的好像没有这个，不知道这个算法怎么实现

Answer 1

MATLAB里也有这样的转换工具，但是转换出来的代码可读性太差，逻辑层次不好，建议还是自己写，而且这个功能不难，只要进行行缓存就可以了

追问

不好实现啊，比如说一个普通的1024*768的视频流输入到FPGA，第二行第一个像素点与第一行的第一和第二个像素点比较，第二行第二个像素点与第一行的第一、第二和第三个像素点比较，以此类推；一帧完后，第二帧也是如此操作。而且，FPGA中很定是存不下一帧的，所以一般是存2到3行，计算完后就输出去

追答

缓存肯定是必须的，之后就是逻辑关系了，肯定可以实现的，多想一下

追问

确实不知道才问的，缓存后怎么找到对应的数就行比较

追答

进行计数做标记，这个你应该能想得到吧，我觉得你是怕麻烦，不是做不出来

追问

可能是我不熟悉，缓存的数据是存在内部的RAM，输入进来的每个数据与对应数据比较，这个对应的数据是通过地址操作读取出来吗

追答

恩，可以选择RAM，通过地址读，也可以自己写一个1024长度的缓存器，类似于FIFO

追问

好吧，我试试看，还有，你上面说的MATLAB里有这样的转换工具指的是什么工具，能说下吗

追答

我只知道有，但是没用过，好像叫HDL coder，我记不大清了