Question

verilog modelsim 仿真的问题

例如我要仿真一个模块,功能为: 来一个时钟adder 就加一.....但问题就是仿真的时候adder的初值我要设置为0....如何做呢? adder又不是引脚,所以例化不了>>>
我已经知道了只需要在Verilog文件中加上需要在仿真时候的的初始值即可...
之前我还以为只能在testbech文件中写仿真呢.

Answer 1

testbech中可以用initial来给初始值呀。

追问

teshbech只能初始化端口值。。。

我的问题已经解决了，可以直接在原来的程序直接初始化，，综合时忽略

追答

额，那你最好不要这样写，在你的模块里加一个复位信号，然后将addr复位成0就行了。