Question

刚开始学verilog，我想问一下什么叫与，和按位与？他们的区别是什么？

Answer 1

楼上说错了。
（1）按位与就是楼上说的第一种情况，n位信号a和n位信号b按位与，得到结果c也是n位，c的每一位是a和b的每一位相与的结果。
（2）n位信号a和n位信号b相与，得到的结果是1位，如果a和b有一个为0，这1位信号就为0.
（3）而楼上说的第二种情况是归约操作，但操作数操作符，比如c=&a;c是1位数据，a是n位数据，c便是a的第一位与第二位，得到结果再与上第三位，。。。。，一直得到c。
verilog中这三种与用的都是比较多的。

Answer 2

与是把两个位或者两个相同位数的符号例如A 和B 都是三位的相与出来结果也是三位的，要是按位与的话就是一个n位的符号A从第一位开始与第二位想与~一直与到最后一位~结果只有1和0~这是个缩位运算符！！！！

Answer 3

看看c语言吧，一样的