verilog的always模块中,想让一个wire变量接地 是不是要先赋值给reg 再置零就可以 5 我来答 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog always 模块 wire 变量 搜索资料 1个回答 #热议# 为什么有人显老,有人显年轻? 百度网友af2ab35 2019-03-18 · 超过52用户采纳过TA的回答 知道小有建树答主 回答量:134 采纳率:94% 帮助的人:33.4万 我也去答题访问个人页 关注 展开全部 直接:wire a;assign a = 'b0;你的方法不可取。 本回答被网友采纳 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2011-07-28 verilog 如何将一个模块reg变量在例化时赋值到一个顶... 2011-05-19 verilog变量reg和wire问题 2011-08-17 Verilog赋值问题 2013-12-19 verilog中如何将wire类型的变量A 与reg类型的变... 2011-01-16 verilog 中为什么不能再两个always中同时赋值同一... 2016-12-10 verilog HDL中wire和reg的区别 2017-05-31 verilog中reg和wire类型的区别和用法 2017-03-06 verilog中reg和wire的区别 更多类似问题 > 为你推荐: