Question

求Verilog HDL程序

1编写求补码的Verilog HDL程序，输入是带符号的8位二进制数。
2有一个比较电路，当输入的一位8421BCD码大于4时，输出为1，否则为0。试编写出Verilog HDL程序。

Answer 1

1
module sig2component(clk, rst_n, din, dout)
input clk;
input rst_n;
input [7:0] din;
output [7:0] dout;

always @ (posedge clk or negedge rst_n)
if (!rst_n)
dout <= 0;
else if (din[7]) begin
dout[6:0] <= ~din[6:0] + 7'd1;
dout[7] <= din[7];
end
else
dout <= din;

endmodule

2
module compare(clk, rst_n, din, flag_out)
input clk, rst_n;
input [3:0] din;
output flag_out;
always @ (posedge clk or negedge rst_n)
if (!rst_n)
flag_out <= 0;
else if (din > 4'd4)
flag_out <= 1'b1;
else
flag_out <= 1'b0;

Answer 2

第一个程序第一个回答的人写得不错
第二个有个更简单的，验证过可以
module com(a,b);
input[3:0]a;
output b;
assign b=(a>=4'h4)?1:0;
endmodule

module t_com;
reg[3:0]a;
wire b;
initial
begin
a=4'h1;
#5 a=4'h5;
#5 $stop;
end
com m(a,b);
endmodule

Answer 3

上面两个都是高手 学习一下~哈哈