Question

怎么用Verilog hdl 设计一个智能的四路抢答器

① 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计。
② 智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答钮。
③ 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号。
④ 设计一个计分电路，每组在开始时设置为100分，抢答后由主持人计分，答对一次加10分，答错一次减10分。
⑤ 设计一个犯规电路，对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。

Answer 1

上学地 时候学过这个 现在不是很熟 不过你应该会用FPGA模拟单片机吧 我记得我们学校有一次实验就是用FPGA模拟的单片机做实验 你首先用FPGA模拟出一个单片机系统 然后写段单片机程序不就搞定下面的所用功能了 哈哈 你们老师也不会说你偷懒的