Question

关于VHDL语言编程在QuartusII6.0 上遇到的错误 我从书上直接打的程序 但是有一处错误 请高手帮忙看一下

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.std_logic_arith.ALL;
USE IEEE.std_logic_unsigned.ALL;

ENTITY clk_10div IS
PORT(CLK :IN std_logic;
CLK_DIV10:OUT std_logic);
END clk_10div;

ARCHITECTURE rtl OF clk_10div IS
SIGNAL counter:std_logic_vector(2 DOWNTO 0);
SIGNAL clk_temp:std_logic;
BEGIN
PROCESS(CLK)
BEGIN
IF(CLK'event AND CLK = '1')THEN
IF(counter = "100")THEN
counter <= (OTHERS => '0');
clk_temp <= NOT clk_temp;
ELSE
counter <= counter+1;
END IF;
END IF;
END PROCESS
CLK_DIV10 <= clk_temp;

整个程序打完运行 给出了
Error (10500): VHDL syntax error at clk_10div.vhd(26) near text "<="; expecting ";" 这个错误 请高手指点一下这是什么情况 另外 这是一个10分频电路 我想在分频的时候反复调用这个电路 把10MHZ的源频率 分到 10HZ 请问怎么弄 谢谢！！！

Answer 1

结尾少了 一行
end rtl;
第二问
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity fp40 is
port(clk: in std_logic;
fpclk: out std_logic);
end fp40;

architecture arc of fp40 is
begin
process(clk)
variable count: integer range 0 to 1000000;
variable clk0: std_logic;
begin
if clk'event and clk='1' then
if count=”1000000“then
clk0:=not clk0;
count:=0;
else
count:=count+1;
end if;
end if;
fpclk<=clk0;
end process;
end arc;

追问

请问您对我第二问的解答 您这个编程是什么意思呢？能不能给解释一下。。谢谢 我实在是一窍不通

Answer 2

end process没加分号，想把10Mhz变成10hz，先设一个变量，例如counter，
variable counter:integer range 0 to 999；