Question

verilog怎样控制RAM中的数据读出

我想实现逐次对RAM中的数据读出并另一数据作比较，如果不相等再重新读数据，怎样控制与实现？RAM块写读数据都有数据、地址总线，使能，时钟。我认为不好处理的就是每读出一个数据之后还要进行比较，以决定是否再读下一个数据！

Answer 1

readmemh例子：
Verilog代码
`timescale 1ns/100ps
module readmem_tb;
reg [7:0] Mem[0:'h7ff];
initial
begin
$readmemh ("frame.mif",Mem);
end
endmodule
用到的frame.mif文件： 从文件可以看出@后面跟的是地址，文件中可以有//这样的注释，空格分隔每个数。

Answer 2

在读出数据的后设一个状态用来比较来决定是否进入下一次读数据状态

Answer 3

！！，你每次比较，如果相同则地址加一，不相同则地址不变，

Answer 4

写状态机吧，比较容易实现的
先在纸上画一画跳转条件就好办了