Question

在Verilog里边 always@(*)语句是什么意思？

Answer 1

在Verilog中always@(*)语句的意思是always模块中的任何一个输入信号或电平发生变化时，该语句下方的模块将被执行。

1、always语句有两种触发方式。第一种是电平触发，例如always @(a or b or c)，a、b、c均为变量，当其中一个发生变化时，下方的语句将被执行。

2、第二种是沿触发，例如always @(posedge clk or negedge rstn)，即当时钟处在上升沿或下降沿时，语句被执行。

3、而对于always@(*)，意思是以上两种触发方式都包含在内，任意一种发生变化都会触发该语句。

扩展资料：

Verilog语言中的两种过程：always过程和initial过程。

过程可以是包含时序的过程描述，而不包含时序的过程还可以表达组合逻辑。always过程从关键字always开始，可以连续多次运行，当过程的最后一行代码执行完成后，再次从第一行代码开始执行。如果没有使用系统任务$finish，always过程将不断循环执行。initial过程从关键字initial开始，它只能执行一次。

一个模块中可以包含多个过程，各个过程相互之间是并发执行的。不过，过程不能够嵌套使用。如果过程中有多个语句，则需要使用关键字begin、end或fork、join将它们组成一个代码块。这两种关键字组合代表着顺序代码块和并行代码块，后面的部分会讲述这两种结构。

参考资料来源：百度百科-verilog

Answer 2

always块语句有两种触发方式，一种是延触发一种是电平变化触发，沿触发就是相当于posedge之类的语言约束的信号，如果没有如posedge之类的约束的话就是电平变化触发，就是说你always快语句里面的所有输入信号只要有其中一个发生变化就能触发always块语句，你问的那个只是触发信号的缺省模式，功能一样的

Answer 3

电平变化触发，这语句一般连着一个if语句用，使用起来其实相当于一个assign
举个例子，比如
always@(*)
if(a)
b=c;

if a==1，b=c；
相当于assign b=(a)?b:c;

Answer 4

就是一种时序语句 根据括号里面的敏感信号 改变系统输出

Answer 5

括号里的语句或信号表示这个模块需要执行的条件，可以是电平触发，也可以是脉冲触发。
如always @(posedge clk or negedge rstn)
always @(a or b or c)