quartus II中出现了Error: Can't elaborate user hierarchy "pll50:inst17|altpll:altpll_component"
出现Error:Can'telaborateuserhierarchy"pll50:inst17|altpll:altpll_component"是什么原因...
出现Error: Can't elaborate user hierarchy "pll50:inst17|altpll:altpll_component"是什么原因
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pll是模拟电路 不能用扒蚂绝vhdl实现
megafunction生成的vhdl文件只是个顶春姿层声明 方便用户调物毕用 而不是用vhdl或verilog描述其功能的
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pll是模拟电路 不能用扒蚂绝vhdl实现
megafunction生成的vhdl文件只是个顶春姿层声明 方便用户调物毕用 而不是用vhdl或verilog描述其功能的
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那应该如何修改呢
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