Module is not defined 这个问题怎么解决
modelsim当中这样的问题以下是相应的两个文件modulecount_tp;regclk,reset;wire[3:0]out;parameterDELY=100;c...
modelsim当中这样的问题
以下是相应的两个文件
module count_tp;
reg clk,reset;
wire[3:0] out;
parameter DELY=100;
count4 mycounter(.clk(clk),.reset(reset),.out(out));
always # (DELY/2) clk=~clk;
initial
begin
clk=0;
reset=0;
#DELY reset=1;
#DELY reset=0;
#(DELY*20) $finish;
end
initial $monitor($time,,,"clk=%d reset=%d out=%d",clk ,reset,out);
endmodule
module counter4(clk,reset,out);
input clk,reset;
output[3:0] out;
reg[3:0] out;
always @(posedge clk)
begin
if(reset)
out<=0;
else
out<=out+1;
end
endmodule
但是在双击 count_tp 的时候显示
Error: D:/Directory/counter_tp.v(6): Module 'count4' is not defined
Error loading design
怎么解决 要能解决问题的 不要网上粘贴的。 展开
以下是相应的两个文件
module count_tp;
reg clk,reset;
wire[3:0] out;
parameter DELY=100;
count4 mycounter(.clk(clk),.reset(reset),.out(out));
always # (DELY/2) clk=~clk;
initial
begin
clk=0;
reset=0;
#DELY reset=1;
#DELY reset=0;
#(DELY*20) $finish;
end
initial $monitor($time,,,"clk=%d reset=%d out=%d",clk ,reset,out);
endmodule
module counter4(clk,reset,out);
input clk,reset;
output[3:0] out;
reg[3:0] out;
always @(posedge clk)
begin
if(reset)
out<=0;
else
out<=out+1;
end
endmodule
但是在双击 count_tp 的时候显示
Error: D:/Directory/counter_tp.v(6): Module 'count4' is not defined
Error loading design
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