Question

vhdl中的component用法，我觉得书上的有问题.还请帮忙看看。

ENTITY CH3_3_2 IS
PORT(
A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
C:INOUT STD_LOGIC_VECTOR(4 DOWNTO 0)
);
END CH3_3_2;
ARCHITECTURE A OF CH3_3_2 IS
COMPONENT FULLADDER
PORT(
A:IN STD_LOGIC;
B:IN STD_LOGIC;
C:IN STD_LOGIC;
CARRY:OUT STD_LOGIC;
SUM: OUT STD_LOGIC
);
END COMPONENT;
BEGIN
U0:FULLADDER PORT MAP(A(0),B(0),C(0),C(1),S(0));
U1:FULLADDER PORT MAP(A(1),B(1),C(1),C(2),S(1));
u2:FULLADDER PORT MAP(A(2),B(2),C(2),C(3),S(2));
u3:FULLADDER PORT MAP(A(3),B(3),C(3),C(4),S(3));
C(0)<='0';
END A;
书上说这个程序是一个4位全加器的设计。可是我觉得component里面只有各个口的定义，没有他们之间的关系代码。如果说这程序是正确的，那么carry进位和sum和是怎样产生的呀。
如果是书上错了，那么该怎样改正才能正确乃。
顺便再问个小问题：
Port（A： IN UNSIGNED(3 DOWNTO 0)
);
然后：结构体里面有个新号变量signal xc：STD_LOGIC_VECTOR(3 DOWNTO 0);
然后里面有个语句xc<=std_logic_vector(A)-10;这句话是什么意思啊。谢谢了。

Answer 1

你给的程序是用已经做好的一位全加器（fulladder）来实现四位全加器的，fulladder是已经封装好的模块。关于他的代码，你的书上可能没有列出，只是为了说明如何用一位全加器实现四位全加器的。fulladder的功能是这样的A，B，是要相加的2个一比特的数，C是进位输入，sum是他们的和，carry是进位，如1+0+1，则sum=0，carry=1。如果你用4个这样的fulladder就可以实现四位全加器了。。我把四位全加器的连接方法，做成图片了。。你看看。。再不懂的话，我就没办法了

Answer 2

if A = 1 then
b<=c;
e<=d;
end if;
都好换成分号就可以

追问

你在说什么，我看不懂啊。讲清楚点，好不。谢谢！