Question

问一下CPU运算速度和FPGA等数字电路方面知识。麻烦懂架构的人解释下。

1.描述cpu性能时，只是说了运算能力每秒十万亿次，那么这个数在默认情况下是指的执行十万亿次指令，还是说十万亿次浮点预算。
2.有人说问题1描述的是执行指令的次数，如果是的话。假如有个倍频后频率为1GHZ的cpu，即使这么高的频率，每震荡一次执行一条指令，也才只能执行10亿次。问下其内部是不是除倍频外还有什么增加运算速度的环节被我忽略了。
3.一个coms的与门或者非门，完成一次与非的时间是1ns还是1us。这种简单的门，在FPGA，或者在市场上单买的与门是否完成与非的时间一样长（假设FPGA只用了一个与门，没用别的并且忽略工艺上导致的极细微差别）
4.如arm，cpu都是可以倍频的，但是想问下其倍频是用模拟电路实现的还是说数字电路实现的。
5.不依靠外部模拟器件，用FPGA，采用VHDL语言是否可以实现倍频，倍频可否达到1GHZ。
6.假设电脑的cpu中有一个典型的与门，那么这个与门和FPGA编程出来的与门在同样的（倍频后）频率下，工作时间是否一样。
希望各位不吝赐教。

Answer 1

1.每秒十万亿次，这个概念本身就比较含糊，如果CPU厂商负责的话，一般会标明每秒十万亿次指令（MIPS--兆指令每秒），还是十万亿次浮点运算（MFLOPS--兆浮点操作每秒）。
2.每个时钟周期最多应该就是执行一条指令，就算是多核也就是乘以核的数量。
3.一般的CMOS与非门ASIC的延时在ns级。一般来说，FPGA内部实现的与非时间会小一些，小于1ns。不同的FPGA这个数值不一样。
4.通过片内PLL实现的，属于模拟电路。
5.FPGA实现倍频也必须使用其内部集成的PLL（Xilinx也可以用DLL实现），普通的逻辑资源是搞不定的。
6.这个问题楼主犯了一个概念性错误。与门属于组合逻辑，没有时钟频率这一说。频率是针对时序逻辑而言的。

Answer 2

1.貌似是按指令数计算的 这个应该可以百度到
2.流水线技术 就是在同一个时钟周期同时抓取指令、译码、执行指令等
貌似intel的cpu是11级流水线还是多少级 忘了... arm7好像是3级.
3.这个偶不懂...
4.倍频用PLL（PhaseLockedLoop）锁相环，属模拟电路应该 这个百度百科应该有 可以查查
5.FPGA应该只能实现数字电路，高级的FPGA里面好像会有PLL，使用VHDL可以操作PLL，但是PLL不是用与非门实现的，而是专门做好的模块嵌入FPGA内部的，PLL应该不占总资源数。就像51带着3个计数器，计数器的个数是固定的，不用就浪费了。
6.啊哈 这个我也不知道

以上为个人拙见，可能不对哈~