Question

VHDL 中一个a std_logic_vector（17 downto 0）如何赋值？

VHDL 中一个a std_logic_vector（17 downto 0）和一个b std_logic_vector（17 downto 0），请问如何将a的第17位赋给b的第4位呢？

Answer 1

如果b是信号，则b(4) <= a(17); 如果b是变量，则b(4) := a(17);