书上的verilog 程序编译不能通过，请各位指教
书上的例子编译有误，请各位指教`timescale10ns/1nsmodulewave1;regwave;parametercycle=10;initialbeginwa...
书上的例子编译有误，请各位指教
`timescale 10ns/1ns
module wave1;
reg wave;
parameter cycle=10;
initial
begin
wave=0;
#(cycle/2) wave=1;
#(cycle/2) wave=0;
#(cycle/2) wave=1;
#(cycle/2) wave=0;
#(cycle/2) wave=1;
#(cycle/2) $finish ;
end
initial $monitor($time,,,"wave=%b",wave);
endmodule 展开
`timescale 10ns/1ns
module wave1;
reg wave;
parameter cycle=10;
initial
begin
wave=0;
#(cycle/2) wave=1;
#(cycle/2) wave=0;
#(cycle/2) wave=1;
#(cycle/2) wave=0;
#(cycle/2) wave=1;
#(cycle/2) $finish ;
end
initial $monitor($time,,,"wave=%b",wave);
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3个回答
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VERILOG程序是分可综合和不可综合的，你写的东西是不可综合的，只能用于仿真·
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