FPGA（EP1C12Q240C8)分频实验，测试程序让一个led灯闪亮，下载后实现不了……
程序应该没有问题，功能仿真完成，用的是GW48-PK2实验开发板，不知道是什么问题modulediv8(clk,clkout);inputclk;outputclkout...
程序应该没有问题，功能仿真完成，用的是GW48-PK2实验开发板，不知道是什么问题
module div8(clk,clkout);
input clk;
output clkout;
reg [2:0]cnt;
always@(posedge clk)
if(cnt>7) cnt=0;
else cnt<=cnt+1;
assign clkout=cnt[2];
endmodule
这是一个八分频的Verilog程序，我选择对clock2（pin153）上的8Hz时钟频率8分频，希望看到D1（pin137）按1妙的周期闪亮，还有复位键要怎么配置，是选一个按键入键1（pin169）选择模式1，可是怎么试没反应……真的不知道问题在哪？ 展开
module div8(clk,clkout);
input clk;
output clkout;
reg [2:0]cnt;
always@(posedge clk)
if(cnt>7) cnt=0;
else cnt<=cnt+1;
assign clkout=cnt[2];
endmodule
这是一个八分频的Verilog程序，我选择对clock2（pin153）上的8Hz时钟频率8分频，希望看到D1（pin137）按1妙的周期闪亮，还有复位键要怎么配置，是选一个按键入键1（pin169）选择模式1，可是怎么试没反应……真的不知道问题在哪？ 展开
2个回答
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加个复位试试，这样写
module div8(clk,rst,clkout);
input clk,rst;
output clkout;
reg [2:0]cnt
always@(posedge clk, negedge rst)
if(!rst) cnt<=3'd0;
else cnt<=cnt+3'd1;
assign clkout=cnt[2];
endmodule
这样应该就行了
module div8(clk,rst,clkout);
input clk,rst;
output clkout;
reg [2:0]cnt
always@(posedge clk, negedge rst)
if(!rst) cnt<=3'd0;
else cnt<=cnt+3'd1;
assign clkout=cnt[2];
endmodule
这样应该就行了
更多追问追答
追问
上升沿触发和下降沿触发中间是逗号可以吗，不是应该写成or吗
还有谢谢啦这个问题已经解决啦。1是cnt=0，2是对试验箱按键理解有误，换成独立按键复位信号就好啦~~
追答
恩，一般时序逻辑里复位信号是必须的
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