Question

Error: Can't elaborate user hierarchy "" verilog编程出现这个错误怎么办

Answer 1

因为同时检测两个信号的状态，会导致发生错误。以下是正确代码:

reg [ 25:0 ] count_del ;
always @ ( posedge clk or negedge rst_n )
if(!rst_n )
count_del<=26'h0000000 ;
else if ( key_out[1] )
count_del<=26'h0000000 ;
else if(count_del==26'd50000001)
count_del <= 26'h0000000 ;
else count_del <= count_del+1 ;

对计算机软件的维护主要有以下几点:

(1)对所有的系统软件要做备份。当遇到异常情况或某种偶然原因，可能会破坏系统软件，此时就需要重新安装软件系统，如果没有备份的系统软件，将使计算机难以恢复工作。

(2)对重要的应用程序和数据也应该做备份。

(3)经常注意清理磁盘上无用的文件，以有效地利用磁盘空间。

(4)避免进行非法的软件复制。

(5)经常检测，防止计算机传染上病毒。

(6)为保证计算机正常工作，在必要时利用软件工具对系统区进行保护。

总之，计算机的使用是与维护分不开的，既要注意硬件的维护，又要注意软件的维护。

Answer 2

因为敏感量不建议把边沿触发和电平触发放一起，把两个敏感量都加上边沿触发就行了

Answer 3

我再来补充一点
我是把触发信号写在了一个同步信号的后面,造成的.

你需要先判断触发信号,再判断同步信号.

Answer 4

我遇到和你一样的问题，我出错的地方是在我的模块中if判断时判断了两个always触发信号，在一个if里不要判断两个以上的always触发信号。检查一下模块代码看是否有这种情况，更改一下应该可以编译通过。

Answer 5

我的错误是因为在always敏感信号里边没有判断复位