verilog设计中,当对同一个被赋值目标同时进行2次或多次赋值时,怎样来决定被赋值目标的有效值? 我来答 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog 有效值 设计 赋值 目标 搜索资料 1个回答 #热议# 海关有哪些禁运商品?查到后怎么办? vgjhjghfj 2011-07-13 · TA获得超过628个赞 知道小有建树答主 回答量:527 采纳率:100% 帮助的人:382万 我也去答题访问个人页 关注 展开全部 理论上讲for语句应该不能在除了always块之外的地方使用,所以你这个问题根本就不成立就算是能在initial中使用的话,也应该是同时赋值的。initial块中的所有变量,只要没有加延时都应该是同时赋值的,initial语句块中的所有数据都会在仿真开始的一瞬间同时赋值 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2014-10-07 C++中,如何对一个变量进行多次赋值,并同时输出各次赋值的不同结果 5 2017-05-26 如何将其中一个变量多次赋值,并在同一图形中表示出来 1 2018-09-29 怎么样在fpga ——verilog语言 并发过程中对一个变量两次赋值 1 2015-02-12 verilog 中对在一个begin end中对一个变量进行多次赋值,他会顺序执行吗? 1 2011-01-03 verilog 中为什么不能再两个always中同时赋值同一参数 16 2017-12-15 Verilog赋值问题 20 2018-04-22 求高手,verilog中寄存器每次对其中几位进行赋值,如8位寄存器第一次对高四位赋值,第二次对低4位赋值? 5 2017-11-26 verilog 中<= 和 =赋值的区别 71 更多类似问题 > 为你推荐: