Question

VHDL语言中 有没有把std_logic_vector类型 转换成 signed类型的函数

Answer 1

应该没有吧！前面是一个标准逻辑矢量，也就是一个数组，后面是有符号的数值，不过也不一定哈，你可以试下啊！看能不能通过编译就好了啊 ！不过我知道有把signed类型转换成std_logic_vector类型的函数

Answer 2

没有的，这样会丢失很多东西的

Answer 3

signal a : std_logic_vector(3 downto 0);
signal b : signed(3 downto 0);

b <= signed(a);

a <= std_logic_vector(b);