Question

verilog 如何将一个模块reg变量在例化时赋值到一个顶层模块的reg中?

Answer 1

在顶层调用模块中的reg变量x，需要在顶层定义一个变量y是wire型来传递x变量的值，再把y给其他reg，或者直接用y

追问

可是wire型的数据不能赋值给reg啊

追答

可以啊，为什么不可以，从没遇到说不行啊？是给wire赋值用assign，给reg赋值用always，调用是在没有限制的

追问

那assign可以加@指定事件是否发生吗？

追答

不行，assign后面加的是赋值公式，只有always后面才有@，基础好好看看，要想在assign后加判断是否发生，举个例子：当flag=0时给x赋值a，当flag=1时，给x赋值b：
assign x=(!flag)?a:b;
这里x为wire，a、b常数、reg、wire都行

Answer 2

把那个reg变量作为子模块输出到顶层模块去就可以了

追问

顶层模块也是reg型的，编译的时候出现错误，说被赋值的数据必须是net型的。Error (10219): Verilog HDL Continuous Assignment error at dds.v(28): object "freq_value1" on left-hand side of assignment must have a net type

追答

把reg [x:0] freq_value1改成wire [x:0] freq_value1
在内部已经是是寄存器了，连出来就直接用wire了