Question

懂verilog，用过ise的请进

请教高手：
我用xilinx提供的DCM时钟IP核，它有一个LOCK输出信号，意思是当该IP核完成初始化，可以稳定输出时钟信号的时候，LOCK信号由0变1。我想用它作为我的程序的起始信号，当LOCK变高时，寄存器清零，作用类似RST，但是有一个重要不同，就是RST只有一段时间有效，而LOCK信号在DCM稳定工作以后，一直保持高电平。
请问我的这段程序应该怎么改呢？
谢谢！
always @ (posedge clk or posedge LOCK)
begin
if (LOCK) my_target_reg=0;
else if (clk) my_target_reg=my_target_reg+1;
end

Answer 1

增加一个标志量 reg flag = 1'b0;
增加一句：
if(~flag && LOCK)
begin
flag = 1'b1;
end
然后之后如果flag 为1，就不清零了

追问

问题是：
flag的初始值0，是怎么来的？好像可综合的verilog里面，不能直接复职吧？