Question

verilog中，电平触发和边沿触发区别在哪

例如，always @ (posedge clk or negedge clk)
是边沿触发吗？
它和always @ (clk )
效果一样吗？
谢谢！

Answer 1

上面的写法是错误的，编译不会通过的，在同一个always中用边沿触发的话，只能是上升沿或者下降沿，下面那种写法是只要clk变化就触发

追问

"只能是上升沿或者下降沿"----意思是
always @ (posedge A or posedge B) 是对的，
而 always @ (posedge A or negedge B) 是不对的？

“下面那种写法是只要clk变化就触发”----那这和边沿触发有什么区别呢？

谢谢！

追答

上面（A和B是不同的信号），always@(posedge A or negedge B)是对的，always@(posedge A or posedge B)也对，但是always@(posedge A or negedge A)是错误的；
下面clk变化就是clk从0到1或者从1到0的时候触发，就是上升沿和下降沿都触发

Answer 2

always @ (posedge clk or negedge clk)
是在上升沿和下降沿都会触发
always @ (clk )
是在类似于电平触发，是在电平变化时触发一次

Answer 3

我记得我回答过类似的问题，上面那种方式是边沿触发的形式，但是确实不能这样写，下面那个呢，其实你写不写clk都没有用，都是默认always进程里面所有的输入信号都能触发进程