关于FPGA的pll的一些问题

我打算使用Altra的FPGAEP1C6内部的PLL,那么在画PCB的时候,我把25M的晶振接到了PLL的时钟输入引脚CLK0上,请问CLK1~CLK3引脚如何处理,因为... 我打算使用Altra的FPGA EP1C6内部的PLL,那么在画PCB的时候,我把25M的晶振接到了PLL的时钟输入引脚CLK0上,请问CLK1~CLK3引脚如何处理,因为我把这三个引脚悬空时编译报错 展开
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shajiayu
2011-08-18 · TA获得超过381个赞
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你这是dxp在报错吧,没关系只要quartus不报错就行。这种错误不用理他,用低版本的protel 99se不会有这种问题。有人推荐更改pin的电气类型“把出现错误的引脚属性改为passive即可。”
samecc
2011-08-10 · TA获得超过502个赞
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把晶振接到pll的一个clk管脚上即可,其他的管脚可以悬空,你编译报错可能是其他原因,你把报错代码贴上来看看吧。
追问
等级太低,还不能插入图片,就只好打字了……
四个时钟管脚分别是PIN_28,PIN_29,PIN_153,PIN_152,其中PIN_28接25M晶振,其他三个管脚悬空。然后编译时出现的错误是:Net NetU14_29 contains floating input pins
Net NetU14_152 contains floating input pins Net NetU14_153 contains floating input pins
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百度网友e301c72
2011-08-10 · TA获得超过1474个赞
知道小有建树答主
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你怎么确定你的错误是CLK1~CLK3这三个引脚悬空造成的呢?
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liu_fpga
2011-08-13
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接电阻接地,其实不接应该也可以,设置一下你的编译的约束条件。
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