Question

Verilog里面有类似C语言中return的语法不？

背景：我需要用verilog改写一个C语言程序。在C中，函数F2通过5次调用函数F1向器件写入5组串行数据，每组串行数据有40个；函数F1的作用，就是在被F2调用的时候，根据F2传递进来的数据，把40位的并行数据转换成40个串行数据，根据一定的时钟频率输出，F1在内部完成40次循环[for(i=0，i<40,i++) .....return]后通过return，返回。
提问：verilog中有类似C中return的语句不？现在在一个module中，完成上面提到的F1函数功能，就退出。
我查过夏宇闻的书，没有类似的语句。但是在system verilog中有return，有同志知道可以用SV中return来达到我的目的不？若行，在quartusII中，Verilog能和SV混合使用不？恳请指导，如有说明不清的，请追问。

Answer 1

quartus II里可以"混用"Verilog和SystemVerilog（应该说混出来的东西就是SV了）在设置里选SystemVerilog-2005就可以
不过return语句可能是不可综合的（我对SV不甚了解） 请你确定其用法再使用

verilog里的函数调用不需要return语句 被调用的函数执行完后自动回到上一级函数、任务或进程
我不清楚你说的"退出"是什么意思 正常情况是F1里进行40次循环后回到F2，F2再次调用F1 如此循环5次 最后到F2里执行调用F1后面的语句

Answer 2

有

追问

有的话请说明是那个？谢谢
如果只为来领取分，就算了@