Question

用verilog写的一个testbench 在用modelsim仿真的时候总有错误

错误如下：# ** Error: D:/altera/dds/syn/../src/testsim.v(5): near "DOUT": syntax error, unexpected "IDENTIFIER", expecting ".*" or '.'
# ** Error: D:/modelsim/win32/vlog failed.
代码如下：
`timescale 1ns/1ns
module testsim;
reg RST,EN,CLK;
wire [9:0]DOUT;
dds dds1(.EN(EN),.RST(RST),.CLK(CLK),DOUT(DOUT));
always
#20 CLK=~CLK;

initial
begin
CLK=0;
RST=1;
EN=0;
#60 RST=0;
EN=1;
#40000 $stop;
end
endmodule

Answer 1

“dds dds1(.EN(EN),.RST(RST),.CLK(CLK),DOUT(DOUT));”改为
dds dds1(.EN(EN),.RST(RST),.CLK(CLK),.DOUT(DOUT));
你要是再看不出来有什么区别，那就是自己太粗心了哦!