用verilog语言写数字钟时为什么会不到六十就加一？
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不是语言问题，是逻辑问题，看你的计数器程序是否有问题。
在什么地方搞的进位逻辑，好好检查一下。
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那必须是你的进位数少了一呗，试试进位数加一看看
追问
关键是到59时还进，也就是说一分钟进了两次，50秒时和59秒时
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这个好像帮不了，我用的是VHDL，找找其他人吧……
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