Question

怎样用VHDL语言实现除法

具体是用50兆除以一个 50到50兆之间的数字，这个数字是从上边的程序中得到的，最好用移位的方法来实现，谢谢啦

Answer 1

CORDIC DIVISION
shift and addition only

Answer 2

你要做的是分频器吗？分频器用的也不是除法啊

追问

不是分频，是测评，我的板子时钟周期是50MHz, 所接受信号范围是 1KHz~850KHz, 我想实时测量这个信号的频率

Answer 3

会产生小数诶，没有这样乘的，你把小数再传递给DUTY的话，就不是(7 downto 0)这个范围了。要么你就把DUTY定义为整数类型，计算后再转换成二进制。