Question

求助：FPGA设计中MEMORY型数据怎么综合到blockRAM里面

Answer 1

在Synplicity综合可以在你定义数组的后面加上综合语句，
比如reg [7:0] mem[15:0] /* synthesis syn_ramstyle="block_ram" */;后面“”中也可以是MLAB、M9K、M144K、no_rw_check等，根据你的芯片选择，具体可以看Synplicity的帮助文档。
在ise中在定义前使用attribute ram_stype :block_ram语句，具体和Synplicity差不多。

追问

我加上去了，但是没什么效果啊

追答

在Synplicity中，如果你用的是altera的芯片，例子：
The following examples show you how to infer a ROM.
Verilog ROM Example
// Sparsely populated ROM
module rom2(z, a);
output [3:0] z;
input [4:0] a;
reg [3:0] z /* synthesis syn_romstyle = "block_rom" */;
always @(a) begin
case (a)
5'b00000: z = 4'b1011;
5'b00001: z = 4'b0001;
5'b00100: z = 4'b0011;
5'b00110: z = 4'b0010;
5'b00111: z = 4'b1110;
5'b01001: z = 4'b0111;
5'b01010: z = 4'b0101;
5'b01101: z = 4'b0100;
5'b10000: z = 4'b1100;
5'b10001: z = 4'b1101;
5'b10010: z = 4'b1111;
5'b10011: z = 4'b1110;
5'b11000: z = 4'b1010;
5'b11010: z = 4'b1011;
5'b11110: z = 4'b1001;
5'b11111: z = 4'b1000;
default: z = 4'b0000;
endcase
end
endmodule
如果是Xilinx 或者Lattice的芯片：
reg [8:0] z /* synthesis syn_romstyle = "block_rom" */;

Answer 2

xilinx芯片的话
使用blockram ip生成ram 在一步一步的设置中 会有一页让你设置初始值
看ip的datasheet会告诉你需要编辑一个文档 里面按照它给出的特殊格式 把初始化数据写到这个文档里
或者使用hdl原语 初始化blockram 不过这种方法相当麻烦 需要自己把数据转换成2进制然后填进去
具体原语查相关系列芯片的hdl原语手册