Question

基于FPGA的DDS设计，相位累加器怎么控制频率？那只能比时钟频率低？50M时钟能产生能做出1024点的正弦波吗

基于FPGA的DDS设计，相位累加器怎么控制频率？那只能比时钟频率低？50M时钟能产生能做出1024点的正弦波吗
50M能做出15M的每个周期1024点的正弦波吗？
我看资料输出的波形频率是Fo=K*Fc/2^N
k可以随便控制，那么就是说输出波形可以比时钟频率大，但是我看过几个VERILOG的程序，看不出可以超过时钟频率，谁有VHDL的累加器程序发我看看。求大侠指教！！！！

Answer 1

如果你用ROM查找表产生正弦波的话，50M、1024个点只能产生48.8K的正弦波，要产生15M的信号，只能做3.3个点， 你那个公式里 N位K的位长 ，所以K/2^N永远小于1 也就是Fc必定小于F0，输出频率不可能超过输入时钟频率的

追问

我也这样想得，高过肯定是不能的~但是我看别人的论文说可以用50M做出15M的正弦波，K的取值有什么规则？
如果我想做出15M的正弦波，至少要多少点才不失真？256点？我倍频到200M，用256点，输出就1M左右，怎么才能达到15M？

追答

200/15=13.3，也就是13个点，200M就13个点产生15M正弦波，13个点已经够用了。。。由于时钟频率限制，在FPGA里面用256个点产生15M正弦波是不行滴，除非时钟频率达到几个GHz，否则就别想了，频率控制字是根据公式算出来的

Answer 2

使用锁相环倍频，可以得到

追问

那一个15M的正弦波有1024点，那么就要15M*1024等于将近15000M的速度？FPGA能运行吗？

追答

一般的DDS算法是控制步长输出数据达到控制频率的目的，一般情况而言不是全部采样点都输出，这样做的频率上限会高一点，如果需要全部采样点输出的，那频率上限就相对要低很多了